在后摩爾時代的大趨勢中，3DIC先進(jìn)封裝技術(shù)逐步取代傳統(tǒng)工藝邏輯，成為全球半導(dǎo)體提性能、降成本、破制程封鎖的關(guān)鍵路徑。尤其是在中國大陸“卡脖子”制程無法突破的背景下，如何借助封裝實現(xiàn)“換道超車”成為行業(yè)共識。

在近日召開的2025ICDIA創(chuàng)芯展上，珠海硅芯科技硅芯科技的創(chuàng)始人兼首席科學(xué)家趙毅博士在接受電子創(chuàng)新網(wǎng)等媒體專訪時表示：作為這一賽道的技術(shù)先鋒，珠海硅芯科技在3DIC設(shè)計EDA工具鏈領(lǐng)域獨樹一幟，通過深耕2.5D/3D堆疊芯片EDA底層算法，正打破海外EDA壟斷格局，構(gòu)建中國芯片設(shè)計工具的“第二增長曲線”。

一、為什么是3DIC？后摩爾時代的主戰(zhàn)場

趙毅博士指出傳統(tǒng)提升芯片性能的兩條路徑——“更先進(jìn)制程”與“更大芯片面積”——均已遭遇瓶頸：

先進(jìn)制程性價比驟降：3nm以下工藝成本飆升，僅極少數(shù)IC巨頭能承受。

芯片面積擴展成本非線性增長：面積翻倍，成本可能是3倍甚至5倍，風(fēng)險巨大。

在此背景下，以小芯片為單元、通過2.5D或3D堆疊方式集成多個Die成為理性選擇。這不僅提升了性能密度和系統(tǒng)帶寬，也降低了整體制造成本，并為使用成熟制程的中國芯片廠商提供“性能追趕通道”。

更重要的是，堆疊芯片成為中國半導(dǎo)體“錯位競爭”的技術(shù)支點，在CPU、GPU、AI芯片、HBM等大算力場景全面鋪開。

二、EDA尚未準(zhǔn)備好，誰來解決堆疊芯片的“軟”問題？

不過他也指出盡管先進(jìn)封裝熱火朝天，專門面向堆疊芯片的EDA工具卻嚴(yán)重匱乏。3DIC設(shè)計所需的EDA系統(tǒng)早已脫離傳統(tǒng)2D工具的算法范式：仿真尚可遷移：部分PCB仿真技術(shù)可延伸至2.5D/3D，但精度有限。布局布線、驗證測試工具近乎重構(gòu)：2D算法在面對硅通孔（TSV）、多層模塊定位、電源/信號跨層互聯(lián)時完全失效。

測試難度激增：一旦某Die失效無法復(fù)用，成品率劇烈下滑，DFT（設(shè)計可測性）機制必須徹底重構(gòu)。

STCO成剛需：系統(tǒng)-工藝協(xié)同設(shè)計（System-Technology Co-Optimization）成為行業(yè)關(guān)鍵詞，從最初架構(gòu)規(guī)劃開始就必須與封裝工藝協(xié)同。

三、珠海硅芯科技：國產(chǎn)EDA的“第二軌道”突圍者

趙毅博士指出面對上述挑戰(zhàn)，珠海硅芯科技從2008年即開始3DIC設(shè)計EDA探索，是國內(nèi)少有具備全流程堆疊芯片EDA能力的公司，其產(chǎn)品架構(gòu)打通從系統(tǒng)級架構(gòu)規(guī)劃到芯片堆疊物理實現(xiàn)的全流程協(xié)同優(yōu)化，構(gòu)建“芯粒-中介層-封裝”協(xié)同設(shè)計體系，全流程工具鏈涵蓋先進(jìn)封裝設(shè)計所有關(guān)鍵環(huán)節(jié)，覆蓋了五大核心模塊：

1. 3Sheng Zenith架構(gòu)設(shè)計規(guī)劃（System Level Architecting）

STCO設(shè)計起點，用于在設(shè)計初期完成模塊拆分、I/O接口規(guī)劃、電源信號分布等最頂層的系統(tǒng)層協(xié)同。

支持不同芯粒（Chiplet）間互聯(lián)權(quán)衡。

規(guī)避熱點，實現(xiàn)電源/信號通路均衡。

可結(jié)合制造工藝數(shù)據(jù)，提升良率和散熱效率。

2. 3Sheng Ranger布局布線（Placement & Routing）

支持2.5D硅轉(zhuǎn)接板與3D多層堆疊場景，重寫核心算法：

解TSV互聯(lián)的天文級組合復(fù)雜度。

進(jìn)行全局優(yōu)化，兼顧代內(nèi)（in-die）與代間（inter-die）互聯(lián)。

與仿真系統(tǒng)聯(lián)動，優(yōu)化互聯(lián)路徑，避免反復(fù)回調(diào)。

3. 3Sheng Volcano協(xié)同仿真系統(tǒng)

設(shè)計與仿真深度協(xié)同，而非“亡羊補牢”式后驗仿真：

支持信號完整性（SI）、電源完整性（PI）在設(shè)計階段即實時檢查。

通過“設(shè)計-仿真閉環(huán)”減少反復(fù)調(diào)試，大幅縮短設(shè)計周期。

4. 3Sheng Ocean多芯片（Multi-die）DFT（Design for Testability）

提供支持IEEE 1838標(biāo)準(zhǔn)的3D DFT方案，具備自修復(fù)與冗余鏈路能力：

區(qū)分2D與3D缺陷機制（如微凸點失效、TSV通孔缺陷等）。

提供完整的DFT[敏感詞]與驗證工具鏈，保障堆疊芯片良率。

5. 多場景適配與產(chǎn)業(yè)閉環(huán)

強調(diào)EDA工具與封裝工藝、設(shè)計場景的協(xié)同：

為HBM+邏輯芯片、超異構(gòu)集成、硅光、FPGA拆分等場景定制算法。

與國內(nèi)頭部芯片設(shè)計企業(yè)、先進(jìn)封裝廠合作深度綁定，實現(xiàn)設(shè)計-工藝-驗證一體化。

四、國產(chǎn)EDA的關(guān)鍵窗口：從跟隨者到破局者

趙毅博士指出傳統(tǒng)EDA市場由Synopsys、Cadence、Mentor“三巨頭”主導(dǎo)數(shù)十年。它們在2D芯片時代積累深厚，壁壘極高。但在2.5D/3DIC領(lǐng)域，一切才剛剛開始，代差尚未形成。

珠海硅芯科技正押注在這一“技術(shù)共起點”上，不僅是技術(shù)選對了方向，更重要的是商業(yè)路徑清晰：

服務(wù)頭部客戶先行試點：聚焦高價值場景（大算力芯片）打磨產(chǎn)品。

聯(lián)合先進(jìn)封裝廠協(xié)同驗證：形成制造-設(shè)計閉環(huán)，提升工藝?yán)寐省?/span>

EDA作為連接芯片設(shè)計與制造的核心橋梁，只有參與構(gòu)建閉環(huán)體系，才能有效推動整個產(chǎn)業(yè)鏈協(xié)同發(fā)展，實現(xiàn)技術(shù)和應(yīng)用的深度融合。

他表示珠海硅芯計劃擴展上海研發(fā)中心：從珠海總部擴展至長三角，實現(xiàn)更大規(guī)模客戶支持能力。

布局標(biāo)準(zhǔn)制定與國家項目：積極參與IEEE、[敏感詞]EDA課題建設(shè)等。

五、展望未來：3DIC時代的“EDA新國策”

盡管當(dāng)前2.5D/3D芯片設(shè)計仍未全面爆發(fā)，但從摩爾定律逼近極限、AI算力指數(shù)級膨脹，到全球?qū)ο冗M(jìn)封裝的高漲投入，都預(yù)示著3DIC不是可選項，而是必然之路。

他表示這對國產(chǎn)EDA來說，這也是一次難得的“零起跑線”機會，我們不再是跟隨者，而是“[敏感詞]波原住民”；另外這不僅是軟件棧突破，更是生態(tài)閉環(huán)協(xié)同，不只是技術(shù)創(chuàng)新，更是產(chǎn)業(yè)格局重構(gòu)。

珠海硅芯科技正以“做滿2.5D/3D堆疊芯片后端EDA五大流程”為目標(biāo)，為中國EDA開啟第二戰(zhàn)場。而這場戰(zhàn)役的意義，不只是一個企業(yè)的成敗，而是決定中國芯片設(shè)計自主可控能否從“封裝繞道”中真正突圍。

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